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  • ①text_Verilog-HDLによるデジタル回路設計（基礎）.pdf(1.14 MB) 
  • ②_演習解答.pdf(172.27 KB) 
  • ③_リファレンスマニュアル.pdf(661.08 KB) 
  • ④ModelSim Aitera Edition 10.1d 簡易マニュアル.pdf(1.33 MB) 
  • ⑤Altera Quartus Ⅱ 簡易マニュアル.pdf(1.54 MB) 
  • ⑥Altera DE1 ボードマニュアル.pdf(1.21 MB) 
  • ⑦DE1ボード接続時のドライバ設定手順.pdf(104.82 KB) 

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この講座・セミナーは2024年10月28日 17時00分に販売終了しました。

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Verilog-HDL デジタル論理回路設計（2024年10月31日~11月1日開催）受講申込

・シミュレータを使用した例題を中心にVerilog-HDLの基本的な文法を学び、組合わせ回路および順序回路の基本的な記述ノウハウを習得します。
　Verilog-HDLを使った機能モジュールの設計ができ、論理合成によって得られる回路図との整合が取れるレベルを2日間で目指します。
・Verilog-HDLを使ったデジタル回路設計の基本を身につけたい方、組合わせ回路や順序回路などのデジタル回路の基本を理解されている方、
『デジタル論理回路の基礎』を受講済みか同等レベルの方が対象です。
・Verilogシミュレータ(ModelSim-Altera)とFPGAシミュレータ(QuartusⅡ WebEdition)をインストールしたPCとFPGA開発ボード(Altera DE-1)を使って演習をします。これら演習環境は会場に準備しております。


2024年10月31日 (木)開催　Verilog-HDL デジタル論理回路設計の受講をご希望の方は、以下の内容をご確認後、上記のクレジットカード／コンビニ決済／銀行振込を選択し受講料をお支払いください。


【講　座】　Verilog-HDL デジタル論理回路設計 ［対面受講］

【開催日】　2024年10月31日（木）~11月1日（金）9:00-17:00
【開催形態】対面のみ

【会　場】　福岡市早良区百道浜 3-8-33 福岡システムLSI総合開発センター2階 講義室

　　　　　　開始10分前までにお集まりください。

　　　　　　昼　食：お弁当を持参いただくか、近くのTNC放送会館等の飲食店をご利用いただけます。

　　　　　　駐車場：福岡システムＬＳＩ総合開発センターの駐車場はご利用になれません。

　　　　　　　　　　なるべく公共交通機関をご利用下さい。

　　　　　　

【受講料】　税込44,000円

　　　　　　　・申込みには、「ふくおかIST e-learning」 への会員登録が必要です。

　　　　　　　・お支払い後、当日の参加有無にかかわらず返金はいたしません。

　　　　　　　・福岡県内中小企業の方には、受講料に対する補助制度があります。

　　　　　　　・テキストの無断転載・複製等は禁止しています。

　　　　　　　・特段の事情が発生した場合、やむを得ず中止又は延期する場合がございます。
　　　　　　　・演習に使用するPC、教材は会場に準備しております。

【申込期限】2024年10月28日 17:00

【試験受験期限】2024年12月1日 17:00

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