Verilog-HDLによるデジタル回路設計（検証編）　講座紹介

信号機や自動販売機をモデルとした例題で示される仕様をVerilog-HDLを使って実現し、さらにその記述が仕様通りの動作をしているかどうかを検証する手法を学習する演習中心の講座です。講師によるシミュレータの操作を視聴しながら学びます。

“本編はこちら“

【総動画時間】
約3時間22分

【受講対象・予備知識】
Verilog-HDLの基本的な文法を知っている方で、Verilog-HDLを使ったデジタル回路設計・論理検証の基本を身につけたい方。

【到達目標】
・Verilog-HDLを用いた開発工程での検証の目的と方法を理解する。
・信号機などの状態遷移図を作成して、Verilog-HDL記述に落とし込める。
・小規模の組合わせ回路と順序回路について、それぞれのテストベクタを作成し、シミュレータを使った検証が行える。

【学習環境】
・テキスト

【講師の環境】
・PC
　Verilogシミュレータ：　ModelSim-Altera

【目次】
１章　Verilog-HDLによる論理回路の設計
１．LSIの開発フロー
２．論理回路の設計手順
【例題１章－１】自動販売機制御回路　
【例題１章－２】信号機制御回路　

２章　Verilog-HDLによる論理検証
１．論理検証とは
２．組合せ回路の論理検証
３．順序回路の論理検証
４．シミュレータによる検証
５．例題による解説

【演習２章－１】自動販売機制御回路

【演習２章－２】信号機制御回路　

【ステップアップ１】自動販売機の拡張（１）　
【ステップアップ２】自動販売機の拡張（２）
【ステップアップ３】信号機の拡張（１）
【ステップアップ４】信号機の拡張（２）
【ステップアップ５】信号機の拡張（３）

※「ステップアップ２、４、５」の解答の解説は省略。
　テキストの解答サンプルを参照いただきます。

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