Verilog-HDLによるデジタル回路設計（基礎編） 講座紹介
Verilog-HDLの基本的な文法、組合わせ回路および順序回路の基本的な記述ノウハウについて、講師によるシミュレータの操作を視聴しながら学びます。また、FPGA開発環境ソフトウェアを使ってFPGA開発ボード上に回路を書込み、動作を確認するプロセスを視聴します。
この講座を受講いただくことにより、Verilog-HDLを使った機能モジュールの設計ができ、論理合成によって得られる回路図との整合が取れるレベルを目指します。
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【総動画時間】
約５時間14分
【受講対象・予備知識】
・Verilog-HDLを使ったデジタル回路設計の基本を身につけたい方。
・組合わせ回路や順序回路などのデジタル回路の基本を理解されている方。
【到達目標】
【到達目標】
Verilog-HDLにより10進→2進エンコーダ／2進→10進デコーダの回路を記述できるようになると共に、テストベクタ記述を作成し、論理シミュレーションおよびFPGAボードでの動作確認とデバッグが行えることを目指します。また、基本的な順序回路であるバイナリカウンタやBCDカウンタの記述と論理シミュレーションを行い、FPGAボード上で回路動作の確認、デバッグが行えることも目指します。
【学習環境】
テキスト
【目次】
テキスト
【講師の環境】
・PC
Verilogシミュレータ： ModelSim-Altera
FPGAシミュレータ： QuartusⅡ WebEdition
【目次】
１章 基本的な回路記述
１．HDL記述の基本構成
２．簡単な組合せ回路
３．簡単なシミュレーション
４．組合せ回路記述方法の選択
５．インスタンス化
６．組合せ回路設計例
２章 順序回路
１．順序回路とは
２．フリップフロップ、レジスタの記述
３．カウンタ回路
３．カウンタ回路
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