Verilog-HDLによるデジタル回路設計（基礎編）
Verilog-HDLの基本的な文法、組合わせ回路および順序回路の基本的な記述ノウハウについて、講師によるシミュレータの操作を視聴しながら学びます。また、FPGA開発環境ソフトウェアを使ってFPGA開発ボード上に回路を書込み、動作を確認するプロセスを視聴します。
この講座を受講いただくことにより、Verilog-HDLを使った機能モジュールの設計ができ、論理合成によって得られる回路図との整合が取れるレベルを目指します。
※講座テキストは、「関連ファイルダウンロード」からダウンロードできます（閲覧用パスワード付きPDFファイル）。
パスワードは、同じ場所に掲載の“パスワード.pdf”をご確認ください。
なお、ダウンロードした講座テキスト等を第三者に提供、また閲覧させることは禁じられています。
このセットの最終動画を最後まで視聴すると［受験する］ボタンが表示されます。受験の上、合格すると修了証をダウンロードできます。
【総動画時間】
約５時間14分
【受講対象・予備知識】
・Verilog-HDLを使ったデジタル回路設計の基本を身につけたい方。
・組合わせ回路や順序回路などのデジタル回路の基本を理解されている方。
【到達目標】
【到達目標】
Verilog-HDLにより10進→2進エンコーダ／2進→10進デコーダの回路を記述できるようになると共に、テストベクタ記述を作成し、論理シミュレーションおよびFPGAボードでの動作確認とデバッグが行えることを目指します。また、基本的な順序回路であるバイナリカウンタやBCDカウンタの記述と論理シミュレーションを行い、FPGAボード上で回路動作の確認、デバッグが行えることも目指します。
【学習環境】
テキスト
【目次】
テキスト
【講師の環境】
・PC
Verilogシミュレータ： ModelSim-Altera
FPGAシミュレータ： QuartusⅡ WebEdition
【目次】
１章 基本的な回路記述
１．HDL記述の基本構成
２．簡単な組合せ回路
３．簡単なシミュレーション
４．組合せ回路記述方法の選択
５．インスタンス化
６．組合せ回路設計例
２章 順序回路
１．順序回路とは
２．フリップフロップ、レジスタの記述
３．カウンタ回路
※すべての動画視聴後にアンケートが表示されますので、回答へのご協力をお願いいたします。
アンケートは以下からでもご回答いただけます。
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※銀行振込のみ複数の講座の一括購入が可能です。
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視聴期限は購入後180日間です。
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販売開始
関連ファイルダウンロード
※関連ファイルは動画視聴可能になるとダウンロードできます
- text_Verilog-HDLによるデジタル回路設計（基礎）.pdf(1.08 MB)
- 補助資料①_MentorGraphics ModelSim BL2受講者用操作マニュアルrev2_20171219.pdf(1.14 MB)
- 補助資料②_.Altera QuartusII 受講者用操作マニュアルrev1.1.pdf(1.13 MB)
- 補助資料③_Altera DE1ボード 受講者用マニュアルrev2.1.pdf(970.62 KB)
- パスワード.pdf(247.75 KB)
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